Samsung vai usar matrizes de base de 3 nm da TSMC para a NVHBM da Nvidia, numa mudança no design da memória para IA

Uma receita de fabrico comum a três fornecedores de memória

A Nvidia pediu à Samsung Electronics, à SK hynix e à Micron que utilizem o processo de fabrico de 3 nm da TSMC para as matrizes de base da próxima geração da sua memória personalizada de elevada largura de banda, segundo informações do sector publicadas a 18 de outubro de 2026. A divisão Device Solutions da Samsung terá aceite o pedido após uma análise interna, envolvendo a sua rival taiwanesa de fundição numa etapa do fabrico de memória que a Samsung tradicionalmente assegurava internamente.

O produto, denominado NVHBM, baseia-se na HBM4E, a sétima geração de memória de elevada largura de banda. A Nvidia também quer que os fornecedores utilizem a sexta geração da tecnologia de fabrico de DRAM, designada 1c, para as matrizes de memória. O objectivo é tornar mais consistente o comportamento da memória dos diferentes fornecedores e reduzir o trabalho de engenharia necessário para aprovar os produtos de cada um.

A decisão da Samsung alargaria uma relação já existente com a TSMC: da compatibilidade de encapsulamento para o fabrico de HBM. As empresas trabalharam em conjunto quatro anos antes para garantir que a memória da Samsung podia ligar-se a processadores gráficos através da tecnologia de encapsulamento da TSMC. Fabricar um chip essencial dentro da pilha de memória aprofunda essa cooperação.

A proposta da Nvidia também altera a função da matriz de base. A NVHBM transfere o controlador de memória, o circuito que gere o fluxo de dados, do processador principal para a base da pilha de memória. Assim, a matriz de base passa a ter um papel mais importante no sistema informático, em vez de servir apenas de ligação entre a memória e o processador.

Para a Samsung, aceitar esta arquitectura significa separar duas decisões que antes mantinha associadas: quem fabrica a memória que armazena informação e quem fabrica o chip lógico que gere a ligação ao processador. A Samsung continuaria a fornecer a memória, enquanto a TSMC fabricaria a matriz de base especificada.

O que muda dentro da pilha de memória?

A HBM coloca várias matrizes de memória umas sobre as outras, ao lado de um processador potente. Este design empilhado permite que grandes volumes de dados percorram distâncias curtas, ajudando os aceleradores de IA a manter as unidades de cálculo abastecidas de informação. Uma matriz é uma peça individual de silício que contém circuitos electrónicos.

As matrizes principais armazenam dados. A matriz de base fica por baixo delas e trata das ligações e das funções lógicas. Numa configuração convencional, o controlador de memória permanece na matriz principal do acelerador. A NVHBM transfere esse controlador para a matriz de base, libertando espaço no processador para outros circuitos.

A Nvidia também utiliza uma interface física personalizada, conhecida como PHY, para ligar os chips. A PHY é o circuito que envia e recebe sinais eléctricos. As descrições técnicas da NVHBM indicam que esta substitui a interface paralela ampla associada à HBM normalizada por uma ligação série mais estreita e proprietária, que envia dados através de menos ligações a maior velocidade.

A dimensão da interface convencional ajuda a explicar o interesse nesta mudança. A HBM4 tem 32 canais, cada um com 64 bits de largura, perfazendo uma largura total de 2 048 bits. Gerir estas ligações exige circuitos substanciais e cablagem complexa entre chips. A NVHBM pretende reduzir esse encargo e simplificar o encaminhamento no interposer, a camada de ligação situada por baixo dos chips.

A Nvidia apresenta a NVHBM como um componente modular para parceiros de silício personalizado através do NVLink Fusion. A HBM normalizada continua a ser uma categoria de produto distinta. Os parceiros que optarem pela NVHBM utilizarão o controlador e o design de ligação especificados pela Nvidia nos seus próprios sistemas de aceleradores.

Por que razão a Nvidia quer o mesmo processo em todos os fornecedores

A receita de fabrico proposta pela Nvidia combina o processo lógico de 3 nm da TSMC com processos avançados de DRAM para as camadas de memória. A lógica e a DRAM desempenham funções diferentes e utilizam métodos de fabrico distintos. A designação 3 nm identifica uma geração de fabrico de lógica, enquanto 1c identifica uma geração da tecnologia DRAM.

Samsung, SK hynix e Micron têm, cada uma, os seus próprios designs e métodos de produção. Essas diferenças podem exigir testes adicionais quando um fabricante de aceleradores pretende comprar memória a mais do que uma empresa. Um processo comum para a matriz de base dá aos fabricantes um ponto de partida mais consistente.

A validação consiste em verificar se o processador, a memória e o encapsulamento funcionam em conjunto à velocidade, ao nível de consumo e com a fiabilidade pretendidos. Repetir esse trabalho para diferentes implementações consome tempo de engenharia. A proposta da Nvidia procura reduzir o trabalho de integração específico necessário quando se muda de fornecedor de memória.

A Micron chama 1-gamma à sua próxima geração de DRAM, amplamente comparável à geração 1c na terminologia da Samsung e da SK hynix. Assim, um objectivo comum reúne gerações de fabrico com designações diferentes entre empresas, em vez de tornar idênticos os processos de memória de todos os fornecedores.

A TSMC passaria a ser um parceiro de fabrico comum a produtos de memória concorrentes. Esta organização poderia simplificar a implementação da Nvidia junto dos diferentes fornecedores, concentrando ao mesmo tempo uma etapa importante da produção numa única fundição. A análise, pela Samsung, de uma via de fabrico alternativa reflecte a importância prática de garantir matrizes de base em quantidade suficiente.

A Samsung mantém as suas próprias fábricas em jogo

A Samsung tenciona manter o seu modelo de fabrico integrado para a HBM normalizada. Os seus produtos HBM4 e HBM4E utilizam o processo próprio de 4 nm da Samsung para a matriz de base e o processo 1c para as matrizes principais. As camadas de memória são fabricadas nos seus complexos de Hwaseong e Pyeongtaek, na Coreia do Sul.

A Samsung iniciou a produção em massa de HBM4 no início de 2026, enquanto a HBM4E se encontrava em fase de qualificação para produção em massa na altura em que foi publicada a informação de outubro. A qualificação é a fase de testes que determina se um produto está pronto para ser fabricado de forma consistente segundo as normas exigidas.

Também se espera que a HBM personalizada para outros clientes, incluindo a AMD, mantenha a abordagem integrada da Samsung. A decisão relativa à NVHBM é, portanto, específica dos requisitos da Nvidia e não representa uma mudança generalizada da empresa no sentido de deixar de fabricar matrizes de base internamente.

Espera-se que a divisão Memory Business da Samsung lidere o apoio ao design e à optimização das matrizes de base fabricadas pela TSMC. Isso alteraria a distribuição de responsabilidades dentro da Samsung, onde as divisões System LSI e Foundry têm tradicionalmente contribuído para as matrizes de base fabricadas internamente.

A Samsung também está a avaliar se a sua própria fundição poderia fabricar matrizes de base para a NVHBM caso a procura exceda a capacidade da TSMC. Esta alternativa de reserva permitiria manter outra opção de produção, embora a especificação da Nvidia actualmente divulgada se centre no processo de 3 nm da TSMC.

Micron e SK hynix seguem vias diferentes

A mudança da Micron vai além do produto personalizado da Nvidia. A empresa afirma que tanto a NVHBM, desenvolvida com a Nvidia, como a sua HBM4E normalizada utilizarão matrizes de base fabricadas por uma fundição externa. Espera-se que a TSMC assegure esse fabrico.

Na HBM4, a Micron combina matrizes de memória fabricadas com o seu processo 1-beta com uma matriz de base produzida internamente. Na HBM4E, as camadas de memória passam para o processo 1-gamma e o fabrico da matriz de base sai das fábricas da Micron. A Micron está, assim, a mudar as duas partes principais da pilha: adopta um processo de memória mais recente e um parceiro externo para o fabrico de lógica.

Manish Bhatia, director de operações da Micron, espera que a NVHBM alcance preços médios de venda mais elevados e margens superiores. A sua justificação é que a HBM já é vendida a um preço superior, enquanto o trabalho e as funções adicionais associados à personalização criam mais valor. A subcontratação da matriz de base pode, por isso, coexistir com a expectativa de maior rentabilidade.

A SK hynix já utiliza o processo lógico de 12 nm da TSMC para as matrizes de base da HBM4. Informações do sector indicam que o processo de 3 nm da TSMC está a ser prioritariamente reservado para a HBM4E e para futuras gerações de HBM personalizada. A mudança introduziria um fabrico de lógica mais avançado num componente que assume responsabilidades adicionais.

A SK hynix também apresentou um conceito de HBM personalizada baseado na sua tecnologia Stream DQ no evento GTC da Nvidia, no início do ano. O conceito centra-se na gestão e no fornecimento contínuo de dados aos processadores. Nos três fornecedores, a orientação comum é tornar a matriz de base um participante mais activo na transferência de dados.

O que significam os números de desempenho da Nvidia

A Nvidia afirma que a NVHBM pode proporcionar até mais 30% de largura de banda por pilha do que a HBM4E normalizada e consumir menos 15% de energia HBM. A largura de banda mede a quantidade de dados que pode ser transferida num determinado período. Uma largura de banda superior pode ajudar um processador de IA que esteja à espera de informação da memória.

Num exemplo simples, se uma pilha HBM4E normalizada transferir 100 unidades de dados num determinado período, a melhoria máxima anunciada pela Nvidia elevaria esse valor para 130 unidades. Se a memória usada na comparação consumir 100 unidades de energia, a redução anunciada faria baixar o consumo da HBM para 85 unidades. Estes exemplos traduzem as percentagens e não descrevem produtos específicos já disponíveis.

A Nvidia também refere que pode libertar até 25% da área da matriz de cálculo do XPU. XPU é um termo abrangente para um processador informático, incluindo aceleradores de IA personalizados. Afastar os circuitos de memória permite aos designers reservar uma maior parte do silício para funções de cálculo.

Outra descrição da apresentação da Nvidia aponta para até mais 30% de capacidade de cálculo na matriz principal. Este valor mede os recursos de cálculo potenciais, enquanto os 25% dizem respeito à área de silício libertada pela alteração arquitectónica. Cabe ainda aos designers decidir como utilizar o espaço recuperado.

Segundo a descrição, a PHY personalizada reduz até 67% a área ocupada por essa interface. Uma avaliação técnica calcula esse valor com base na redução do número de pinos. As comparações mais abrangentes da Nvidia relativas à largura de banda, ao consumo e à área têm como referência a HBM4E normalizada, numa altura em que essa geração ainda não tinha chegado ao mercado.

Num serviço de IA, a transferência mais rápida de dados pode ajudar a gerar respostas mais depressa quando a memória é o factor limitador. Um menor consumo da memória pode dar aos designers de sistemas maior margem dentro de um orçamento energético. O efeito num servidor completo depende também do processador, da carga de trabalho, da rede e do arrefecimento, além da memória.

Amazon liga a memória à plataforma mais ampla da Nvidia

A Annapurna Labs, da Amazon, é o primeiro parceiro anunciado para a NVHBM. A empresa de design de chips desenvolve aceleradores Trainium para a Amazon Web Services, dando à Nvidia uma via para fornecer tecnologia de memória a uma empresa que também fabrica os seus próprios processadores de IA.

Nafea Bshara, vice-presidente da Annapurna Labs, descreveu o objectivo da parceria em declarações que acompanharam o anúncio:

Aguardamos com expectativa esta colaboração tecnológica, que beneficiará futuros designs de infra-estrutura da AWS.

Espera-se que o Trainium 4 da Annapurna seja compatível com o NVLink Fusion. As informações sobre a implementação da NVHBM situam a sua introdução no Trainium 4 ou numa geração posterior; a geração exacta do chip e a data de disponibilidade comercial da implementação da NVHBM pela Amazon ainda não foram definidas publicamente.

O NVLink Fusion dá aos parceiros acesso a tecnologias como NVLink Chiplet, NVLink-C2C, NVLink Switch e sistemas e bastidores MGX. Estas tecnologias fornecem ligações e designs de sistemas para integrar processadores personalizados na infra-estrutura de computação da Nvidia. A NVHBM acrescenta o subsistema de memória a esse conjunto.

Segundo informações divulgadas, a MediaTek adoptou o NVLink Fusion cinco dias após o anúncio da NVHBM e planeava disponibilizá-lo aos seus próprios clientes de XPU. Isso dá à Nvidia outra via para projectos de aceleradores personalizados, um mercado onde também competem a Broadcom e a Marvell. Em dezembro de 2024, a Marvell tinha descrito uma abordagem comparável para transferir o controlo da memória, tornando a adesão dos clientes e a integração nos sistemas componentes importantes da concorrência.

Como evoluiu a mudança

O desenvolvimento da NVHBM reúne alterações na arquitectura, nas relações com fornecedores e na adesão dos clientes. A cronologia ajuda a explicar a importância da decisão da Samsung em outubro: primeiro, a Nvidia apresentou o design comum; depois, os fabricantes de memória tiveram de decidir como o produzir.

• Dezembro de 2024: a Marvell especificou um conceito comparável, com uma localização diferente das funções de controlo da memória.
• Início de 2026: a Samsung iniciou a produção em massa de HBM4, enquanto a SK hynix apresentou o seu conceito de HBM personalizada Stream DQ na GTC.
• 26 de agosto de 2026: a Nvidia anunciou a NVHBM como complemento do NVLink Fusion e identificou a Annapurna Labs como primeiro parceiro.
• Cinco dias depois: segundo informações divulgadas, a MediaTek adoptou o NVLink Fusion e planeava disponibilizá-lo aos seus clientes de XPU.
• 18 de outubro de 2026: informações do sector deram conta do pedido da Nvidia para utilizar matrizes de base de 3 nm da TSMC e da aceitação pela Samsung após uma análise interna.

A decisão da Samsung aproxima o plano de fabrico do objectivo da Nvidia de ter uma implementação consistente entre fornecedores de memória. Ao mesmo tempo, a continuação do investimento da Samsung nas suas próprias matrizes de base mantém uma via diferente para a HBM normalizada e para produtos personalizados fornecidos a outros clientes.

Pontos principais

• Segundo informações divulgadas, a Nvidia quer que Samsung, SK hynix e Micron utilizem o processo de 3 nm da TSMC para as matrizes de base da NVHBM.
• A NVHBM transfere o controlador de memória do processador principal para a matriz de base da pilha HBM.
• A Samsung aceitou o pedido, mas tenciona manter o fabrico interno para a HBM normalizada e outros produtos personalizados.
• A Micron planeia externalizar o fabrico das matrizes de base tanto para a NVHBM como para a HBM4E normalizada; a SK hynix já trabalha com a TSMC na HBM4.
• A Nvidia anuncia até mais 30% de largura de banda e menos 15% de consumo de energia HBM face à HBM4E normalizada.
• A Annapurna Labs, da Amazon, é o primeiro parceiro anunciado, enquanto a Samsung avalia a sua própria fundição como possível alternativa de produção.