TSMC expande o packaging avançado à medida que a procura por chips de IA ultrapassa a capacidade

Pacotes de IA maiores, capacidade mais limitada

A TSMC está a expandir a tecnologia que liga os processadores de IA à memória, com planos para uma plataforma de packaging capaz de integrar 20 componentes de memória de alta largura de banda em 2028 e uma versão que acomodará 24 em 2029. Estes objetivos mostram como a corrida por hardware de inteligência artificial mais rápido depende agora da montagem de sistemas maiores e mais complexos, além do fabrico de transístores mais pequenos.

Na Taiwan Technology Symposium de 2026, em Hsinchu, a 14 de maio, Yuan Li-pen, vice-presidente da TSMC para o desenvolvimento de negócio, anunciou o início da produção em massa, durante 2026, de uma plataforma Chip on Wafer on Substrate com uma dimensão de 5,5 campos de exposição, conhecida como CoWoS. Disse que o rendimento de fabrico ultrapassava os 98%. A dimensão do campo de exposição é uma referência baseada na área abrangida por um campo de exposição de litografia, permitindo à indústria descrever a escala destes pacotes cada vez maiores.

A expansão surge na sequência de um alerta do presidente e diretor executivo C.C. Wei, durante a chamada de resultados de 16 de abril, de que a capacidade de packaging avançado continuava muito limitada. A TSMC prevê que o seu orçamento de investimento de capital para 2026 se aproxime do limite superior do intervalo de 52 a 56 mil milhões de dólares, embora essa despesa cubra o fabrico de chips e outros investimentos, além do packaging.

Estes desenvolvimentos põem em evidência um constrangimento que não pode ser resolvido apenas com a construção de mais fábricas de wafers. A Nvidia e a AMD precisam tanto de dies de processador funcionais como de capacidade suficiente para os ligar à memória. Um die é uma peça individual de silício que contém os circuitos de um chip. Sem o packaging adequado, mesmo um die avançado não pode tornar-se num acelerador de IA acabado.

O problema da capacidade também atravessa fronteiras. Segundo informações sobre a rede de fabrico da empresa, os chips produzidos na fábrica da TSMC no Arizona continuam a ser enviados para Taiwan para o packaging. Duas instalações de packaging planeadas para o Arizona poderiam encurtar esse percurso, mas não foram divulgadas datas para a sua conclusão.

Porque é que o packaging determina agora o desempenho

Durante décadas, o progresso dos semicondutores centrou-se em colocar mais transístores num único die. Gordon Moore, cofundador da Intel, observou que o número de transístores tendia a duplicar aproximadamente a cada dois anos. Transístores mais pequenos ajudaram os fabricantes a melhorar o desempenho computacional e a eficiência energética, mas manter esse ritmo tornou-se mais difícil e dispendioso.

A AMD e a Intel começaram a reagir antes do atual boom da IA, dividindo processadores de grandes dimensões em vários dies. Diferentes funções podiam recorrer a diferentes processos de fabrico, reservando a tecnologia avançada, mais dispendiosa, para os circuitos que mais beneficiavam dela. Os dies mais pequenos também podem melhorar a economia de produção, pois um defeito não obriga a rejeitar uma enorme peça de silício.

No caso dos aceleradores de IA, o objetivo imediato é muitas vezes o desempenho, e não apenas a redução dos custos de fabrico. Os circuitos de computação potentes precisam de um fluxo contínuo de dados. A memória de alta largura de banda, ou HBM, utiliza dies de memória empilhados e numerosas ligações para fornecer dados rapidamente. Colocá-la junto ao processador ajuda a evitar que os recursos computacionais fiquem inativos enquanto aguardam informação.

Paul Rousseau, responsável pelas soluções de packaging da TSMC North America, explicou como a CoWoS resolve esse problema:

Simplesmente não é possível ter memória suficiente dentro do chip de computação para o utilizar plenamente. Por isso, quando introduzimos a CoWoS, conseguimos colocar a memória HBM mesmo ao lado da unidade de computação de forma muito eficiente,

A CoWoS é descrita como uma tecnologia de packaging 2.5D porque os componentes de processamento e memória ficam lado a lado numa estrutura adicional de interligação, em vez de estarem ligados apenas através de uma placa de circuitos convencional. Essa estrutura, chamada interposer, permite ligações densas entre os componentes. Assim, o packaging passa a fazer parte do design do processador, em vez de ser apenas uma camada de proteção acrescentada após o fabrico.

Nvidia e AMD precisam de combinações diferentes

A TSMC introduziu a sua técnica de packaging 2.5D em 2012 e desenvolveu sucessivas versões. As GPU Blackwell da Nvidia utilizam a CoWoS-L, a geração mais recente referida nas informações disponíveis. Segundo relatos, a Nvidia reservou a maioria da capacidade CoWoS de ponta da TSMC, o que torna o acesso a essa tecnologia específica uma preocupação para outros clientes.

A evolução da H100 da Nvidia para a Blackwell ilustra a importância do packaging, mesmo sem uma mudança drástica no nó de fabrico. A H100 utiliza o processo de 4 nanómetros da TSMC e CoWoS, com HBM fornecida pela SK Hynix. A Blackwell utiliza o processo N4P e memória HBM3e, combinando alterações no design do chip, na memória e na integração, em vez de depender apenas da redução dos transístores.

A MI300 da AMD segue outro caminho. Utiliza as tecnologias de 5 e 6 nanómetros da TSMC, com System on Integrated Chips, ou SoIC, para a integração vertical, antes de a CoWoS ligar o conjunto à HBM. Isto acrescenta mais uma etapa de packaging avançado ao processo de fabrico.

Esta distinção é importante para avaliar as escassezes. A CoWoS e a SoIC desempenham funções diferentes, e expandir uma não elimina automaticamente um constrangimento na outra. Os clientes também precisam da geração e da dimensão de pacote adequadas, e não apenas de acesso a uma reserva indiferenciada de capacidade de packaging.

A procura estende-se para além das encomendas de chips, chegando às instalações de computação propriamente ditas. O cluster de supercomputação planeado pela Foxconn em Taiwan, anunciado em conjunto com a Nvidia, representa um investimento de 1,4 mil milhões de dólares e tem como objetivo começar a funcionar no primeiro semestre de 2026. A implantação prevista de Blackwell GB300 mostra como o fornecimento de aceleradores influencia os calendários de infraestruturas de maior dimensão, embora o anúncio, por si só, não confirme se a instalação já abriu.

A rápida expansão não eliminou a escassez

Rousseau estimou que a capacidade CoWoS cresce a uma taxa anual composta de 80%. No simpósio de maio, B.Z. Tien, vice-presidente da TSMC para operações e engenharia de tecnologia avançada, previu um crescimento anual da capacidade superior a 80% para a CoWoS e a SoIC até 2027. Estes valores referem-se às taxas de expansão, não provam que a procura tenha sido totalmente satisfeita.

Estimativas anteriores mostram a dimensão do aumento. A capacidade mensal da CoWoS foi estimada em 15 000 unidades em 2023, com previsões de 45 000 a 50 000 até ao final de 2024. Isso representaria entre três e cerca de 3,3 vezes o nível de 2023. As mesmas informações apontavam para aproximadamente 50 000 unidades até ao final de 2025.

No caso da SoIC, as estimativas passaram de 2 000 unidades mensais no final de 2023 para uma previsão de 5 000 a 6 000 no final de 2024, seguidas de 10 000 no final de 2025. Tratava-se de previsões feitas na altura, e não de totais de produção confirmados; as contagens de unidades não devem ser consideradas uma medida direta das expedições de aceleradores acabados.

Informações desse período indicavam que a Nvidia e a AMD tinham reservado capacidade CoWoS e SoIC para 2024 e 2025. A prova mais recente de que a pressão se mantém é a declaração de Wei, em abril de 2026, de que a capacidade de packaging avançado continuava limitada apesar da expansão.

A TSMC converteu antigas instalações de wafers para operações de packaging e está a aumentar a produção em duas novas instalações de packaging em Taiwan. O seu relatório anual de 2025 prevê novos investimentos em instalações de packaging avançado em vários locais de Taiwan ao longo dos próximos anos. O relatório identifica a CoWoS, a InFO, a SoIC e o Compact Universal Photonic Engine, ou COUPE, entre as tecnologias de integração em desenvolvimento.

Taiwan continua no centro da cadeia de fabrico

A expansão da produção de wafers da TSMC no estrangeiro ainda não proporciona uma cadeia de fabrico local completa para chips de IA avançados. Segundo informações sobre a rede de packaging da empresa, os chips produzidos no Arizona continuam a ser enviados para Taiwan para essa etapa. As fábricas de packaging planeadas para o Arizona preencheriam uma lacuna, em vez de duplicarem um serviço local já estabelecido.

Jan Vardaman, investigador de packaging na TechSearch International, afirmou que instalar o packaging junto à fábrica de wafers do Arizona reduziria o tempo de resposta, evitando o envio de componentes de um lado para o outro entre a Ásia e os Estados Unidos. A TSMC não divulgou quando estas instalações de packaging ficarão concluídas, pelo que ainda não é possível indicar uma data concreta para o início dos benefícios.

O calendário de expansão da produção de wafers é mais específico. Na sua transcrição da chamada de resultados de abril, a TSMC afirmou que uma nova fábrica de 3 nanómetros em Tainan iniciaria a produção em volume no primeiro semestre de 2027. A segunda fábrica no Arizona está prevista para o segundo semestre de 2027 e a segunda fábrica no Japão para 2028.

A TSMC está também a adaptar equipamento de 5 nanómetros em Tainan para produzir chips de 3 nanómetros e a gerir capacidade flexível entre os processos N7, N5 e N3. Estas medidas aumentam a produção de wafers, mas o hardware de IA acabado continua a exigir o packaging e o fornecimento de memória correspondentes. Expandir cada etapa segundo um calendário compatível é, por isso, essencial para fornecer produtos funcionais.

Pacotes maiores trazem desafios de engenharia mais difíceis

As próximas plataformas CoWoS pretendem ligar mais silício de computação e memória num único conjunto. Yuan afirmou que a plataforma de 2028 atingiria 14 campos de exposição e integraria 20 componentes HBM, estando prevista para 2029 uma versão que suportará 24. São objetivos de desenvolvimento, não capacidades já disponíveis para os clientes.

O rendimento é uma medida importante, pois indica a proporção da produção que cumpre o padrão exigido. O valor superior a 98% referido por Yuan diz respeito à tecnologia CoWoS de 5,5 campos de exposição da TSMC. Também foram noticiados valores de cerca de 90% para o rendimento da EMIB-T da Intel e valores entre 50% e 60% para o rendimento do processo de 2 nanómetros da Samsung. Estes números não permitem uma comparação direta válida: dizem respeito a tecnologias diferentes e o valor da Samsung refere-se ao fabrico de transístores, não ao packaging.

Wei identificou as tensões mecânicas, a deformação e os limites térmicos como desafios dos pacotes de maiores dimensões. A deformação ocorre quando um conjunto se curva e se afasta da forma prevista, o que pode dificultar a manutenção de ligações precisas. Os limites térmicos dizem respeito à quantidade de calor que o sistema pode gerar e dissipar sem comprometer um funcionamento fiável.

A TSMC está também a desenvolver o Chip on Panel on Substrate, ou CoPoS. Wei afirmou que a empresa tinha construído uma linha-piloto e esperava iniciar a produção alguns anos depois. Esclareceu que, na altura da chamada de abril, os grandes pacotes CoWoS continuavam a ser a principal solução para o fornecimento. Uma linha-piloto permite testar métodos de fabrico antes de os adotar em maior escala comercial.

O empilhamento abre outra via, com uma ressalva quanto ao calendário

A integração vertical leva esta ideia mais longe, colocando os dies uns por cima dos outros. A TSMC chama SoIC à sua tecnologia, enquanto a abordagem da Intel em análise se designa Foveros Direct. As ligações mais curtas podem permitir que componentes estreitamente ligados funcionem mais como um único chip, embora o empilhamento também torne a gestão térmica e a montagem mais exigentes.

As informações disponíveis diferem quanto ao calendário dos produtos SoIC. Rousseau afirmou que os produtos que utilizam esta tecnologia provavelmente só chegariam dentro de alguns anos, enquanto o relato anterior sobre a MI300 da AMD identifica a SoIC como parte do seu processo de fabrico. A afirmação mais abrangente não deve, por isso, ser interpretada como uma data para a primeira utilização comercial da SoIC. Poderá referir-se a aplicações futuras, mas o seu âmbito não foi especificado.

Os fabricantes de memória Samsung, SK Hynix e Micron já utilizam empilhamento vertical no fabrico da sua própria HBM. Isso é diferente do empilhamento de dies de computação, embora ambos dependam de montagem avançada e ligações precisas.

Outra evolução é a ligação híbrida, que pode substituir as ligações salientes por contactos de cobre unidos de forma estreita. Vardaman explicou a vantagem elétrica desta abordagem:

Em vez de uma saliência, poderíamos fazer uma ligação entre duas superfícies de contacto, praticamente sem distância, o que melhora o desempenho elétrico,

O objetivo é concentrar mais ligações numa área pequena e encurtar a distância percorrida pelos sinais. É outra forma de melhorar a transferência de dados sem depender inteiramente de um novo processo de fabrico de transístores.

Intel, parceiros de montagem e fornecedores de equipamento ganham relevância

A Intel oferece uma abordagem de integração diferente, chamada Embedded Multi-die Interconnect Bridge, ou EMIB. Em vez de utilizar um interposer completo para as ligações descritas na CoWoS, coloca pequenas pontes de silício nos pontos em que os componentes precisam de comunicar. Mark Gardner, responsável pelos serviços de fundição da Intel, afirmou que esta abordagem oferece uma vantagem em termos de custos.

Entre os clientes de packaging da Intel estão a Amazon e a Cisco, e Gardner afirmou que a empresa presta serviços a clientes de packaging desde 2022. As informações disponíveis também descrevem planos para a Intel fazer o packaging de chips personalizados para a SpaceX, a xAI e a Tesla na Terafab que Elon Musk propõe construir no Texas. Estes planos devem ser distinguidos de capacidade de produção em funcionamento ou de entregas concluídas.

A TSMC, entretanto, está a expandir as operações internas de packaging e continua também a recorrer a empresas externas de montagem e teste de semicondutores, conhecidas como OSAT. Wei confirmou que a capacidade limitada tornava necessária a cooperação com estes parceiros. Segundo relatos, algumas etapas de packaging foram confiadas à ASE e à Amkor, e a ASE prevê duplicar as vendas de packaging avançado em 2026.

Os fornecedores de equipamento estão expostos ao mesmo ciclo de investimento. Gary Dickerson, diretor executivo da Applied Materials, afirmou numa declaração de agosto que se esperava um crescimento superior a 70% das receitas de packaging nesse ano. O relato não identifica o ano civil, pelo que o valor não deve ser apresentado como uma previsão confirmada para 2026.

Estes desenvolvimentos mostram que o aumento do trabalho interno na TSMC não exclui necessariamente as empresas especializadas em montagem. Quando a procura supera a capacidade, a fundição, os seus parceiros e os fornecedores de equipamento podem todos beneficiar da mesma expansão.

As próximas datas de produção importantes

Os resultados financeiros oficiais da TSMC dão contexto ao esforço de investimento. As receitas atingiram 122,42 mil milhões de dólares em 2025, mais 35,9% em dólares norte-americanos. Os processos avançados de 7 nanómetros ou menos representaram 74% das receitas provenientes de wafers, face a 69% em 2024, uma subida de cinco pontos percentuais. Estes são valores da empresa e do negócio de wafers, não uma medida separada das receitas de packaging.

O relatório anual afirma que a tecnologia de 2 nanómetros entrou em produção de alto volume no quarto trimestre de 2025. A TSMC prevê iniciar a produção de N2P e A16 no segundo semestre de 2026, confirmando que o desenvolvimento de transístores continua em paralelo com a expansão do packaging. O calendário anunciado inclui agora:

• 16 de abril de 2026: a TSMC confirmou que a capacidade de packaging avançado continuava limitada e que a despesa de capital se aproximaria do limite superior do intervalo de 52 a 56 mil milhões de dólares.
• 14 de maio de 2026: os executivos anunciaram a produção em massa de CoWoS de 5,5 campos de exposição em 2026 e apresentaram plataformas maiores para o futuro.
• Segundo semestre de 2026: está prevista a produção em volume de N2P e A16.
• 2027: está prevista a produção de 3 nanómetros em Tainan no primeiro semestre e no Arizona no segundo semestre.
• 2028: estão previstas a segunda fábrica no Japão e a produção da plataforma CoWoS de 14 campos de exposição, capaz de suportar 20 componentes HBM.
• 2029: está planeada uma versão da CoWoS capaz de suportar 24 componentes HBM.

Continuam por divulgar a data de conclusão das instalações de packaging no Arizona e uma data firme para o início da produção comercial da CoPoS. Os objetivos para os pacotes CoWoS maiores também não determinam que clientes terão acesso à capacidade nem qual será a sua dimensão. O desafio da TSMC é transformar uma rápida expansão em produção suficiente em cada etapa necessária, mantendo a fiabilidade de conjuntos cada vez maiores.

Pontos principais

• A TSMC afirma que a capacidade de packaging avançado continua limitada, apesar da rápida expansão.
• A produção em massa da sua plataforma CoWoS de 5,5 campos de exposição está prevista para 2026, com um rendimento anunciado superior a 98%.
• As plataformas CoWoS de maiores dimensões pretendem suportar 20 componentes HBM em 2028 e 24 em 2029.
• A produção de wafers no Arizona continua dependente do packaging em Taiwan; não foram divulgadas datas para a conclusão das duas instalações de packaging planeadas nos Estados Unidos.
• A Nvidia recorre à CoWoS, enquanto a MI300 da AMD combina integração vertical SoIC com CoWoS.
• Prevê-se que a despesa de capital da TSMC em 2026 se aproxime do limite superior do intervalo de 52 a 56 mil milhões de dólares, que abrange vários investimentos de fabrico.
• A Intel, a ASE, a Amkor e os fornecedores de equipamento assumem papéis cada vez mais importantes, à medida que o packaging se torna um constrangimento no fornecimento de hardware de IA.